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基于信号跳变时间可调整的容错路由器 期刊论文
同济大学学报：自然科学版, 2015, 卷号: 43.0, 期号: 002, 页码: 305
作者:  张颖;  江建慧;  李华伟;  李晓维
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容错路由器  信号跳变时间可调整（STTA）  总线串扰效应  单事件翻转（SEU）  双内锁单元（DICE）  
基于模拟的验证技术在CPU设计中的应用 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1257
作者:  吕涛;  李华伟;  李晓维;  樊建平
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验证技术  CPU  设计验证  模拟  测试矢量自动产生  覆盖率  设计方法  芯片设计  
RTL集成电路的时序深度 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1209
作者:  高燕;  沈理
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RTL集成电路  高层次测试  硬件描述语言  时序深度  寄存器传输液  芯片设计  
一款通用CPU的存储器内建自测试设计 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1204
作者:  何蓉晖;  李华伟;  李晓维;  宫云战
收藏  |  浏览/下载：10/0  |  提交时间：2023/12/04
CPU  存储器内建自测试  故障模型  march算法  可测性设计  超大规模集成电路  IP核  
一种用于双模冗余系统的健壮故障安全接口 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1164
作者:  江建慧;  闵应骅;  彭澄廉
收藏  |  浏览/下载：11/0  |  提交时间：2023/12/04
双模冗余系统  健壮故障安全接口  纠错  差错定位  双模冗余结构  差错检测  故障安全系统  
VerilogRTL模型 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1194
作者:  沈理
收藏  |  浏览/下载：10/0  |  提交时间：2023/12/04
VerilogRTL模型  Verilog硬件描述语言  寄存器传输级模型  逻辑模拟  高层次测试  集成电路芯片  芯片测试  
一种面向测试的RTL行为抽象与蕴含方法 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1199
作者:  尹志刚;  李华伟;  李晓维
收藏  |  浏览/下载：10/0  |  提交时间：2023/12/04
抽象  蕴含  寄存器传输级  行为描述  测试向量  集成电路  芯片测试