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自动提取RTL级集成电路时序信息 期刊论文
微电子学与计算机, 2003, 卷号: 20.0, 期号: 006, 页码: 1
作者:  高燕;  沈理
收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04
RTL级集成电路  时序信息  自动提取  硬件描述语言  可测试性设计  
RTL集成电路的时序深度 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1209
作者:  高燕;  沈理
收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04
RTL集成电路  高层次测试  硬件描述语言  时序深度  寄存器传输液  芯片设计  
VerilogRTL模型 期刊论文
同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1194
作者:  沈理
收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04
VerilogRTL模型  Verilog硬件描述语言  寄存器传输级模型  逻辑模拟  高层次测试  集成电路芯片  芯片测试