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限定条件	出处：同济大学学报：自然科学版

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	RTL集成电路的时序深度 期刊论文 同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1209 作者:  高燕;  沈理 收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04 RTL集成电路  高层次测试  硬件描述语言  时序深度  寄存器传输液  芯片设计
	一款通用CPU的存储器内建自测试设计 期刊论文 同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1204 作者:  何蓉晖;  李华伟;  李晓维;  宫云战 收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04 CPU  存储器内建自测试  故障模型  march算法  可测性设计  超大规模集成电路  IP核
	VerilogRTL模型 期刊论文 同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1194 作者:  沈理 收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04 VerilogRTL模型  Verilog硬件描述语言  寄存器传输级模型  逻辑模拟  高层次测试  集成电路芯片  芯片测试
	一种面向测试的RTL行为抽象与蕴含方法 期刊论文 同济大学学报：自然科学版, 2002, 卷号: 30.0, 期号: 010, 页码: 1199 作者:  尹志刚;  李华伟;  李晓维 收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04 抽象  蕴含  寄存器传输级  行为描述  测试向量  集成电路  芯片测试