Institute of Computing Technology, Chinese Academy IR
“存储+逻辑”3D集成电路的硅通孔可测试性设计 | |
叶靖1; 郭瑞峰2; 胡瑜1; 郑武东3; 黄宇3; 赖李洋3; 李晓维1 | |
2014 | |
发表期刊 | 计算机辅助设计与图形学学报 |
ISSN | 1003-9775 |
卷号 | 26.0期号:1.0页码:146 |
摘要 | 为了缩短硅通孔的测试时间,针对符合JESD229和IEEEll49.1边界扫描协议的“存储+逻辑”3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEEll49.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1/6. |
关键词 | 3D集成电路 硅通孔 可测试性设计 JEDEC协议JESD229 IEEE 1149 1协议 |
语种 | 英语 |
文献类型 | 期刊论文 |
条目标识符 | http://119.78.100.204/handle/2XEOYT63/34524 |
专题 | 中国科学院计算技术研究所期刊论文_中文 |
作者单位 | 1.中国科学院计算技术研究所 2.Synopsys Inc. 3.Mentor Graphics Cooperation |
第一作者单位 | 中国科学院计算技术研究所 |
推荐引用方式 GB/T 7714 | 叶靖,郭瑞峰,胡瑜,等. “存储+逻辑”3D集成电路的硅通孔可测试性设计[J]. 计算机辅助设计与图形学学报,2014,26.0(1.0):146. |
APA | 叶靖.,郭瑞峰.,胡瑜.,郑武东.,黄宇.,...&李晓维.(2014).“存储+逻辑”3D集成电路的硅通孔可测试性设计.计算机辅助设计与图形学学报,26.0(1.0),146. |
MLA | 叶靖,et al."“存储+逻辑”3D集成电路的硅通孔可测试性设计".计算机辅助设计与图形学学报 26.0.1.0(2014):146. |
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