一种静态电路兼容的4GHz64位动态加法器设计

	一种静态电路兼容的4GHz64位动态加法器设计
	高茁; 王志远
	2008
发表期刊	微电子学与计算机
ISSN	1000-7180
卷号	25.0 期号:003 页码:159
摘要	设计了一个与静态电路兼容的64位动态加法器，采用嵌入逻辑的动态触发器，以及多相位时钟技术，实现了与上、下级静态电路的接口．在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载，提高性能．在STMicro 90nm CMOS工艺下，该加法器可工作在4GHz时钟下，功耗45．9mW．
关键词	加法器先行进位动态电路
语种	英语
文献类型	期刊论文
条目标识符	http://119.78.100.204/handle/2XEOYT63/34474
专题	中国科学院计算技术研究所期刊论文_中文
作者单位	中国科学院计算技术研究所
第一作者单位	中国科学院计算技术研究所
推荐引用方式 GB/T 7714	高茁,王志远. 一种静态电路兼容的4GHz64位动态加法器设计[J]. 微电子学与计算机,2008,25.0(003):159.
APA	高茁,&王志远.(2008).一种静态电路兼容的4GHz64位动态加法器设计.微电子学与计算机,25.0(003),159.
MLA	高茁,et al."一种静态电路兼容的4GHz64位动态加法器设计".微电子学与计算机 25.0.003(2008):159.