中国科学院计算技术研究所机构知识库

浏览/检索结果: 共5条，第1-5条

帮助

限定条件

发表日期：2015

已选(0)清除 条数/页：5101520253035404550556065707580859095100   排序方式：请选择期刊影响因子升序期刊影响因子降序发表日期升序发表日期降序提交时间升序提交时间降序作者升序作者降序WOS被引频次升序WOS被引频次降序题名升序题名降序
	RISO: Enforce Noninterfered Performance With Relaxed Network-on-Chip Isolation in Many-Core Cloud Processors 期刊论文 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, 2015, 卷号: 23, 期号: 12, 页码: 3053-3064 作者:  Lu, Hang;  Fu, Binzhang;  Wang, Ying;  Han, Yinhe;  Yan, Guihai;  Li, Xiaowei 收藏  |  浏览/下载：39/0  |  提交时间：2019/12/13 Cloud processor  networks-on-chip (NoCs)  performance isolation  relaxed isolation (RISO)  workload consolidation
	Data Remapping for Static NUCA in Degradable Chip Multiprocessors 期刊论文 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, 2015, 卷号: 23, 期号: 5, 页码: 879-892 作者:  Wang, Ying;  Zhang, Lei;  Han, Yin-He;  Li, Hua-Wei;  Li, Xiaowei 收藏  |  浏览/下载：37/0  |  提交时间：2019/12/13 Chip multiprocessor (CMP)  fault tolerant  network-on-chip (NoC)  nonuniform cache architecture (NUCA)
	A signal degradation reduction method for memristor ratioed logic (MRL) gates 期刊论文 IEICE ELECTRONICS EXPRESS, 2015, 卷号: 12, 期号: 8, 页码: 6 作者:  Liu, Bosheng l;  Wang, Ying;  You, Zhiqiang;  Han, Yinhe;  Li, Xiaowei 收藏  |  浏览/下载：39/0  |  提交时间：2019/12/13 full adder  memristor ratioed logic (MRL) gate
	采用关键路径漏电流变化分析的集成电路老化预测方法 期刊论文 计算机辅助设计与图形学学报, 2015, 卷号: 27.0, 期号: 002, 页码: 371 作者:  邱吉冰;  韩银和;  靳松;  李晓维 收藏  |  浏览/下载：5/0  |  提交时间：2023/12/04 负偏置温度不稳定性  漏电流  老化  工艺偏差
	基于信号跳变时间可调整的容错路由器 期刊论文 同济大学学报：自然科学版, 2015, 卷号: 43.0, 期号: 002, 页码: 305 作者:  张颖;  江建慧;  李华伟;  李晓维 收藏  |  浏览/下载：6/0  |  提交时间：2023/12/04 容错路由器  信号跳变时间可调整（STTA）  总线串扰效应  单事件翻转（SEU）  双内锁单元（DICE）