Institute of Computing Technology, Chinese Academy IR
| LotteryBus的设计与实现 | |
| 潘杰; 胡丹; 张志敏 | |
| 2005 | |
| 发表期刊 | 微电子学与计算机
 |
| ISSN | 1000-7180 |
| 卷号 | 22.0期号:007页码:76 |
| 摘要 | 为了提高SoC内部总线的性能，优化总线架构。文章提出了一种新颖的Lottery Bus总线机制。通过将其与静态优先级及时分复用总线进行比较，介绍了它的特点及其仲裁机制。并且设计和实现了一个4-Masters的Lottery Bus用于龙芯SoC内部高速总线的改进，功能仿真和FPGA验证证明这一总线机制的可行性和正确性。 |
| 关键词 | LotteryBus 静态优先级 时分复用 龙芯SoC 线性反馈移位寄存器 |
| 语种 | 英语 |
| 文献类型 | 期刊论文 |
| 条目标识符 | http://119.78.100.204/handle/2XEOYT63/34546 |
| 专题 | 中国科学院计算技术研究所期刊论文_中文 |
| 作者单位 | 中国科学院计算技术研究所 |
| 第一作者单位 | 中国科学院计算技术研究所 |
| 推荐引用方式 GB/T 7714 | 潘杰,胡丹,张志敏. LotteryBus的设计与实现[J]. 微电子学与计算机,2005,22.0(007):76. |
| APA | 潘杰,胡丹,&张志敏.(2005).LotteryBus的设计与实现.微电子学与计算机,22.0(007),76. |
| MLA | 潘杰,et al."LotteryBus的设计与实现".微电子学与计算机 22.0.007(2005):76. |
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